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FN8233.9
November 30, 2010
Timing Diagrams
tSU:STO
tDH
tHIGH
tSU:STA
tHD:STA
tHD:DAT
tSU:DAT
SCL
SDA
(INPUT TIMING)
SDA
(OUTPUT TIMING)
tF
tLOW
tBUF
tAA
tR
tHD:STO
FIGURE 1. BUS TIMING
SCL
SDA
tWC
8TH BIT OF LAST BYTE
ACK
STOP
CONDITION
START
CONDITION
FIGURE 2. WRITE CYCLE TIMING
tRSP<tWDO
tRST
RESET
SDA
tRSP
Note: All inputs are ignored during the active reset period (tRST).
tRST
SCL
tRSP>tWDO
START
STOP START
FIGURE 3. WATCHDOG TIMING
VDD
VRESET
RESET
tPURST
tR
tF
tRPD
VRVALID
FIGURE 4. RESET TIMING
ISL12028, ISL12028A
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